文/不雅察者网 吕栋

“韬定律”火到了中国台湾。

5月28日，英伟达CEO黄仁勋在中国台湾台北的一场宴请供应链伙伴的晚宴后经受媒体采访。当被问及对华为半导体“韬（τ）定律”和“逻辑折叠”本事的观点时，黄仁勋给出了一个颇为浮光掠影的评价：“这对华为来说是打破，但对台积电并不是恫吓。”

他觉得台积电使用芯片堆叠和3D封装本事也曾快10年，台积电的本事十分先进，“华为使用这种本事，不错在不将半导体制程线宽变得更细的情况下，把晶体管数目加倍，致使加多3到4倍，这是一种十分好的本事，但台积电和台湾领有这项本事也曾10年。”

这一评价听起来公允，实则建筑在一个根人性的误会之上。黄仁勋把华为的逻辑折叠当成了台积电教训了近十年的3D封装本事的同类物。他想说的是“你们作念的那些东西，台积电十年前就也曾作念了”。但问题是，逻辑折叠和传统3D封装，根柢不是一个东西。

台媒截图

先望望华为到底作念了什么。逻辑折叠是华为韬定律的一项中枢本事，它将蓝本平铺在二维平面上的电路，通过三维立体折叠和垂直互连“堆叠”起来，使要路子径走线长度缩小50%到80%，大幅质问了信号传播的RC负载。

但这听起来似乎即是“把芯片堆起来”？事实远非如斯。

两者的中枢区别在于一个十分骨子的层面：2.5D/3D封装的中枢是团结也曾成型的独处裸芯（die），而逻辑折叠的中枢是再行布局单颗裸芯里面的逻辑门。用更直白的话来说，前者是在制造后期尽可能让不同芯片贴得更近，后者则是在想象图纸阶段就从根柢上缩小了信号的物理传输距离。逻辑折叠改变的是“信号自己要走多远”，而2.5D/3D封装改变的只是“不同芯片之间靠多近”。

这意味着什么？意味着逻辑折叠骨子上是芯片想象层面的电路拓扑重构，作用于单颗芯片里面逻辑层的纵向整合；而先进封装属于制造工艺层面的多芯片互联本事。二者处于富足不同的本事详细层级，科罚的是不同维度的问题。

打个比喻就更好邻接了。传统的2.5D封装就像把两个独处的房间搬到归并层楼，中间修一条走廊（硅中介层）让它们不错相互往来。3D封装更进一步，就像把两栋独处的楼叠起来，中间装几部电梯（TSV硅通孔），简单楼上楼下串门。

但不论若何作念，HBM和GPU骨子上仍然是两栋独处的楼、两个物理上富足分离的芯片。

而逻辑折叠呢？它是在想象一栋大楼里面的房间布局时，就把蓝本应该放在东西两头且需要平淡通讯的两个房间，平直一个放在一楼、一个放在它的正上方，中间无用走廊、无用电梯井，只在楼板上打一个极其短小的垂纵贯谈（间距仅1.5微米的极短TSV），两个东谈主探个头就能对喊。这是“想象理念”的区别，不是“施工神气”的区别。

北京大学集成电路学院的一篇著作把这个区别讲得更彻底。著作提议了“真3D”与“赝3D”的范式分离：赝3D以总共模块为最小单元被分到某一派die，模块里面的通盘圭臬单元势必位于归并派die；真3D则扶植模块内目田分离，归并模块内的圭臬单元不错被漫衍到不同die，想象空间更大。在优化空间上，赝3D在每片die上各自进行优化，大王人复用传统2D芯片的EDA器具，不允许跨die逻辑变换、挪动等操作；真3D则将多die构建的举座空间动作想象空间，各想象阶段均在完好的三维想象空间中进行搜索和寻优，不规则跨die逻辑变换、挪动等操作。

逻辑折叠把物理完了的最小单元从“die”鼓吹到了“圭臬单元在三维空间中的位置”。这才是果然的底层范式回荡。台积电的CoWoS、SoIC等先进封装本事虽然优秀，但它们的使命对象是多颗独处制造的die；逻辑折叠的使命对象是归并颗die里面的组合逻辑门。一个是“把作念好的积木搭得紧凑一些”，一个是“在想象积木花式时就议论若何让它我方站得更稳”。

这极少黄仁勋似乎并莫得细心到。他把逻辑折叠归类为“芯片堆叠和3D封装本事”，说他“台积电十年前就有了”，这个判断自己就把华为的本事和台积电的代工智商拉到了归并个赛谈上进行比较，然后说“敌手跑得没我快”。

可问题在于，这根柢不是归并条赛谈。

再看另一个层面的各异：先进封装的性能上风，必须与先进制程深度绑定技艺富足证据。举例台积电的CoWoS封装即是与N2 2nm制程配套想象的，两者缺一王人会导致收益大幅缩水。而华为逻辑折叠的中枢打破正好在于，在富足不大幅改变现存制程节点的前提下，博亚体育2026世界杯中国官方入口仅通过想象层面的创新，就完了了单代55%的晶体管密度擢升。这一超越，在传统摩尔定律的演进旅途下，需要整整两个制程节点的迭代技艺完成，耗时大约3年。

华为麒麟2026芯片即是最佳的施展。比较麒麟9030 Pro，麒麟2026的晶体管密度大幅擢升了53.5%，达到了238MTr/平方毫米，这意味着每平方毫米的芯单方面积上不错集成2.38亿个晶体管，表面上与Intel 18A工艺握平，接近初代台积电3nm。同期，SoC性能核能效擢升41%，最高主频擢升近13%。这些数字不是靠减弱线宽、更换制程得来的，而是在想象端硬生生“挤”出来的。

更穷困的是，这只是是初始。何庭波在演斗殴论文中给出了了了的路线图：从2026年到2031年，沿着韬定律旅途，晶体管密度将握续擢升，预测2031年将打破400MTr/mm²，CPU大核频率将打破5GHz。

到其时，基于韬定律的高端芯片晶体管密度标的，将达到1.4纳米芯片制程的同等水平。也即是说，一条不依赖EUV、不依赖几何缩微的本事旅途，不错在5年内追平现时最先进制程的性能水平。台积电是不是领先10年？要是看的是“想象理念”这条新赛谈，谜底或许并不那么笃定。

天然，这条路并不好走。韬定律要果然落地，需要的远不啻芯片想象厂商一家的用功。何庭波在论文中说得十分坦荡：“大王人盛开问题，无单一组织可独处科罚——器具链、圭臬、基准、器件物理、经济模子均需跨界相助。”

逻辑折叠暗示

其中最难啃的骨头即是EDA器具链。传统的2D想象经过乃至现行的“赝3D”想象经过，已不及以承载逻辑折叠的后劲。要果然完了逻辑折叠，物祈望象必须在完好的三维空间中搜索，模块内分离、跨die互连与垂直热旅途优化要在归并个优化框架下协同求解。

好音讯是，北京大学集成电路学院也曾在这方面得到了要道进展。该学院构建了面向逻辑折叠的“真3D”物理完了EDA器具原型，遮掩布局想象和布局两个阶段，并通过GPU加快扶植千万级实例规模。比较现时最具代表性的赝3D想象经过，该器具得到了平均约30%的线长缩减和明白的时序改善，在热感知方面启用聚首优化后峰值温度平均着落3%以上。

韬定律的想想内核，骨子上是一场从“几何想维”到“系统想维”的范式更正。何庭波的论文揭示了四个层级的τ：晶体管层的皮秒级、电路层的纳秒级、芯片层的微秒级、系统/数据中心的秒级。韬定律的中枢是把通盘东谈主拉到归并个账本前，全部用时间单元来算账。工艺众人省下的5皮秒，和架构师、软件众人省下的5皮秒，在总账本里的权重一模同样。昔时作念代工的只管把晶体管作念小，画电路图的只管布线，作念软件系统的只管写代码，公共话语欠亨。当今τ定律强行买通了这些层级之间的壁垒。

这恰正是中国半导体产业需要的底层想想转型。黄仁勋的误读，折射出的是一个更平庸的明白偏差：在摩尔定律的旧范式下浸润了太久，好多东谈主也曾民风了用“几何尺寸”“封装时局”来评判一切。但韬定律给出的谜底是，换一把尺子。

当几何尺寸的红利走到异常，最初进制程的老本飙升到难以承受，华为提议的是一条用“系统工程的整合智商”去对冲“单体芯片的工艺短板”的谈路。以时空换几何，以系统赢单点。这不是在台积电的赛谈上试图超越台积电，而是悉力于“换谈超车”。

黄仁勋说“台积电领先10年”博亚体育2026世界杯中国官方入口，没错，要是只看3D封装这种制造工艺层面的话。但逻辑折叠根柢不是3D封装，它是一项想象理念层面的纠正。把两件处于富足不同详细层级的本事放在通盘比较，然后断言谁领先谁10年，这自己即是一个领域乌有。或者说得更平直极少：黄仁勋或许并莫得负责读何庭波的那篇论文。